بهینه سازی معماری و مسیریابی آرایه های منطقی برنامه پذیر مختلط

آرایه های منطقی برنامه پذیر در حوزه کار (fpga) به یکی از عمومی ترین واسطه های پیاده سازی مدارات دیجیتال تبدیل شده اند. در طی پانزده سالی که از معرض آنها می گذرد، اکثر تحقیقات انجام شده بر روی fpga ها در راستای کاهش مساحت و افزایش سرعت کار آنها بوده است . زیرا fpga ها به خاطر اینکه انعطاف پذیر ترین افزاره های برنامه پذیر هستند، نسبت به دیگر واسطه های پیاده سازی کندتر و بزرگتر می باشند. معماری مورد تحقیق در این پایان نامه، معماری برنامه پذیر مختلط (hybrid field programmable architecture) می باشد. که ترکیبی از fpga های مبتنی بر lookup-table و cpld مبتنی بر بلوکهای شبه pla می باشد. در این تحقیق سعی شده است . که کلاستر متعلق به این معماری از نظر پارامترهای معماری مسیریابی بهنیه سازی شود و برتری آن در سطح کل fpga بر معماری سنتی lookup-table بررسی شود. در این راستا ابزارهای cad مکمل برای مطالعه این ساختار توسعه یافته اند تا در کنار ابزارهای جایگذاری و مسیریابی همه منظوره روند مورد نیاز را تحقیق بخشند. روش کار در این پژوهش استفاده از مدارهای نمونه (benchmark) می باشد، بدین معنا که هر کدام از این ندارها بوسیله نگاشت تکنولوژی، دسته بندی، جایگذاری و مسیریابی بر روی fpga با پارامترهای معماری مورد نظر پیاده سازی می شود و سپس تاخیر و مساحت اشغال شده توسط آن اندازه گیری می شود. پارامترهای معماری هنگاهی در نقطه بهنیه خود هستند که تاخیر و مساحت اشغال شده بطور میانگین برای تمام مدارهای نمونه کمینه شود. معماری مسیریابی بکار گرفته شده یک معماری چند سطحی است که نتایج بدست آمده لزوم استفاده از آن را تایید می کند و علت گرایش صنعت کنونی fpga را به استفاده از معماری مسیریابی چند سطحی به نمایش می گذارد. این پژوهش همچنین مزایای استفاده از منابع منطقی product-term را در کنار منابع رایج مانند lookup-table نشان می دهد.